Reliability enhancement of nanometer-scale digital circuits

Abstract

[eng] The aggressive scaling of CMOS process technology poses serious challenges on the lifetime reliability of ICs due to the stringent operating conditions and the increase of process parameter variations. Reliability has become an important concern of semiconductor industry and should be improved with each scaled technological node in order to enhance yield.

As technology scales down, the likelihood of manufacturing defects such as open and bridge defects increases due to the growth rate of interconnections. Some of these defects are hard to be detected by traditional test methods and could result in test escapes posing reliability issues. In addition, soft errors have emerged as an important reliability concerns in SRAM memories due to lower node capacitance and more stringent operating conditions.

Thus, the main contributions of this thesis are:

• An analysis of the reliability risk of resistive open vias: The aggravated via reliability due to a manufacturing narrowing defect is analyzed. The reliability risk is quantified by estimating the mean time to failure (MTF) as a function of the void size due to narrowing by applying Black's law to three possible geometric models for a defective via. The obtained results suggest a negative impact on chip-level reliability analysis that is based on the element-level failure probability that is a function of its MTF. • A methodology to improve the detection of reliability resistive bridge defects.In this work it is shown that in spite of process variations, combining Low VDD and reverse body bias (RBB) improve bridge defect detection. The methodology is applied to ISCAS benchmark circuit in a commercial 65nm CMOS technology to determine the test conditions (VDD and RBB values) to improve the fault coverage of circuits. The obtained results show clearly that the SFC increases significantly when VDD is lowered, and increases even more when RBB is applied at Low VDD. In addition, the obtained results suggest that the final VDD and RBB values should be selected based on the tradeoff between desired fault coverage and test time penalization.

• A reliability analysis of FinFET SRAM cells to single event upsets. In this work the transient response of FinFET SRAM cell to heavy ion strikes is analyzed by TCAD Sentaurus simulations. It is shown that the charge collection mechanism in FinFET devices is different in comparison to CMOS planar devices. This is because FinFET transistor is a non-planar device. Due to of this, two ion strike directions are considered in simulations: k direction and j direction. The obtained results show the collected charge of the FinFET transistor depends on the strike direction. Heavy ions require more energy to cause a bit-flip when they strike in j direction than when they strike in k direction. In addition, the effect of channel width modulation on collected charge and critical charge by increasing the number of fins (NFIN) and the fin height (HFIN) of the FinFET is analyzed. The results obtained suggest that the critical charge is not enough to quantified the FinFET SRAM cell hardening. Therefore, a robustness metric is proposed. The metric considers the impact of increasing HFIN and NFIN on the critical charge and on the collected charge.

[spa] El agresivo escalamiento de la tecnología de proceso CMOS plantea serios desafíos en la fiabilidad de los circuitos integrados debido a las estrictas condiciones de funcionamiento y al aumento de las variaciones de los parámetros de proceso. La fiabilidad se ha convertido en una preocupación importante de la industria de semiconductores y debe ser mejorado con cada nodo tecnológico con el fin de mejorar el “yield” del proceso. Desde la perspectiva de semiconductores, fiabilidad es la capacidad de un dispositivo para realizar su función bajo determinadas condiciones por un período específico de tiempo. Un dispositivo semiconductor falla cuando los parámetros de respuesta de el dispositivo ya no pueden realizar su función prevista. El fallo del dispositivo puede ocurrir en cualquier momento de la vida del dispositivo.

A medida que la tecnología CMOS se escala, la probabilidad de la presencia de defectos de fabricación, tales como defectos tipo abiertos y puentes, aumenta debido a la tasa de crecimiento de las interconexiones. Algunos de estos defectos son difíciles de detectar por métodos de test tradicionales y podrían dar lugar a “test escapes” causando serios problemas de fiabilidad. Por otro lado, “soft errors” o “errores suaves” han surgido como una importante preocupación de fiabilidad en memorias SRAM debido a las menores capacitancia en nodos del circuito y a las condiciones de funcionamiento más rigurosas.

Las contribuciones de este trabajo de tesis son:

• Un análisis de riesgo en la fiabilidad de defectos de fabricación tipo abierto en “vías”. El riesgo de fiabilidad es cuantificado estimando el tiempo medio entre fallos (Mean Time to Failure - MTF) en función del tamaño del defecto. Tres modelos de defectos en vías son considerados. De los resultados obtenidos, se concluye que las reglas de diseño deben mejorarse teniendo en cuenta el riesgo en la fiabilidad por electromigración debido a la presencia de defectos abiertos resistivos. • Una metodología para mejorar la detección de defectos tipo puente. En este trabajo se muestra que a pesar de las variaciones del proceso, combinando Bajo VDD y “Reverse Body Bias” (RBB) mejora la detección de defectos puente. Además, un simulador que determina la cobertura de detección de este tipo de defectos es desarrollado. El simulador está basado en un marco de análisis estadístico de tiempos , para calcular la probabilidad de detección de defectos tipo puente para diferentes combinaciones de VDD y RBB. • Un análisis de fiabilidad en celdas de memoria SRAM basadas en FinFETs debido al impacto de partículas de radiación. En este trabajo, la respuesta transitoria de una celda SRAM FinFET al impacto de partícula de radiación es analizada utilizando simulaciones TCAD. Se demuestra que en FinFETs, el mecanismo de colección de carga es diferente a los transistores CMOS planares, ya que depende de la ubicación y dirección del impacto. De igual manera se analiza el efecto de incrementar el número de aletas y la altura de la aleta en el mecanismo de colección de carga. Como resultado del análisis, se propone una nueva métrica para quantificar la robustez a efectos de radiación de una celda de memoria SRAM FinFET.

[cat] L’escalat agressiu de la tecnologia CMOS presenta desafiaments seriosos per a la confiabilitat dels circuits integrats degut a les condicions estrictes de funcionament i augment de les variacions dels paràmetres del procés de fabricació. En aquest sentit, la confiabilitat ha esdevingut en una preocupació important per a la industria de semiconductors i s’ha de millorar a cada fita tecnològica per a millorar el rendiment del procés. Des de la perspectiva dels semiconductors, la confiabilitat es la capacitat que presenta un dispositiu de realitzar la seva funció sota unes condicions determinades durant un temps concret. Un dispositiu semiconductor realitza fallada quan no pot realitzar la seva funció. Aquesta fallada pot ocórrer en qualsevol moment de la vida del dispositiu. A mesura que la tecnologia CMOS es miniaturitza, la probabilitat d’ocurrència de defectes de fabricació, tals com oberts i/o curtcircuits augment degut a la tassa de creixement de les interconnexions. Alguns d’aquests defectes són difícils de detectar per mètodes tradicionals i podrien donar lloc als coneguts com fallades de verificació sent causa de problemes seriosos de confiabilitat. D’altra banda, durant els últims anys s’ha observat la proliferació dels anomenats errors tous que suposen una preocupació important en la confiabilitat dels circuits de memòria SRAM degut a la reducció dels condensador associats als seus nodes interns. En aquest sentit, les contribucions d’aquest treball són: • Realització d’una anàlisi de risc en la confiabilitat dels defectes de fabricació de tipus obert en interconnexions entre capes de metall (o vies). El risc de confiabilitat s’ha quantificat realitzant una estimació del temps mig entre fallades (MTF) en funció de la grandària del defecte. Dels resultats obtinguts es conclou que les regles de disseny s’han de millorar considerant el risc de confiabilitat degut a electromigració causada per la presencia de defectes tipus obert resistius. • Desenvolupament d’una metodologia per a la detecció de defectes tipus curtcircuit. En aquest treball es mostra que tot i les variacions del procés, la combinació d’una tensió d’alimentació reduïda juntament amb la polarització del substrat millora la detecció d’aquests defectes. D’altra banda s’ha desenvolupat un simulador que determina la cobertura d’aquest tipus de defectes, basat en un marc d’anàlisi estadística d’intervals per a determinar la probabilitat de detecció per diferents combinacions dels dos paràmetres esmentats. • Realització d’una anàlisi de confiabilitat de cel•les de memòria SRAM basades en dispositius tipus FinFETS degut a l’impacte de partícules ionitzants. S’analitza la resposta transitòria d’una cel•la SRAM FinFET front a l’impacte de partícules de radiació utilitzant simulacions amb l’eina TCAD. Es demostra que en FinFETs el mecanisme de col•lecció de càrrega és diferent al dels transistors CMOS planars, ja que depèn de la posició i direcció de l’impacte. De la mateixa forma s’analitza l’efecte d’incrementar el número seccions i la seva alçada en el mecanisme de col•lecció de càrrega. Com a resultat de l’anàlisi es proposa una nova mètrica per a quantificar la robustesa front a efectes de la radiació d’una cel•la de memòria SRAM FinFET